科研聚焦|南科大深港微电子学院潘权团队在高速集成电路设计领域取得重要研究成果

2025-07-22 科研聚焦 浏览量：466

近日，南方科技大学工学院国家示范性微电子学院潘权团队在高速通信与光电集成电路设计领域取得进展，研究成果有六款芯片，包括一款PAM-4发射机芯片、一款PAM-4低失真VCSEL发射机、一款单端PAM-4收发器前端芯片、一款PAM-4单端接收机前端芯片、一款时钟发生器芯片以及一款无电感光接收机芯片，前两款芯片的相关论文成果发表于IEEE Journal of Solid-State Circuits（JSSC），第三款与第四款芯片成果发表于IEEE Transactions on Circuits and Systems I: Regular Papers（TCAS-I），第五款芯片成果发表于IEEE Custom Integrated Circuits Conference（CICC），第六款芯片成果发表于European Solid-State Electronics Research Conference（ESSERC）。JSSC与TCAS-I为集成电路设计领域公认的国际顶级学术期刊，CICC与ESSERC则为该领域具有重要影响力的国际顶级学术会议，充分展现了潘权团队在高速模拟/混合信号与光电芯片方向的前沿研究实力与国际影响力。

具边沿增强脉冲生成与非对称前馈均衡的128 Gb/s PAM-4发射机芯片

在云计算和人工智能应用中，需要高性能数据中心来处理和交换海量数据。这种不断增长的吞吐量需求推动了高数据速率的有线发射机的发展。

近年来，有线发射机采用PAM-4信令，实现了超过100Gb/s的数据速率。然而，由于PAM-4信令的中间眼睛和顶部/底部眼睛之间的边缘过渡时间不同，PAM-4信令的眼图表现出不等的转换沿抖动，导致水平眼睛张开度降低和信号完整性恶化。针对该问题，这项工作提出了一种128Gb/s四电平调制的有线发射机来减轻该信号完整性问题。所提出的预加重非对称分数间隔前馈均衡器处理了PAM-4眼图中的不等的转换沿抖动，并实现了水平眼宽的拓展。此外，还采用了额外的5抽头单位间隔前馈均衡器来提高均衡器的精度。在发射器输出驱动级中，提出的边缘提升脉冲发生器提高了带宽，从而加快了TX输出信号的边缘转换速度。在串化链路中，利用锁存最小化串行器来优化了数据路径的功耗和面积。

论文[1] 图1(a) 发射机芯片架构图, (b) 芯片测试结果

图1(a)展示了发射机芯片的电路架构图，图1(b)展示了芯片的测试结果。该发射机能够以高达128Gb/s的数据速率进行工作，其能效仅为1.5pJ/b。图2(a)，(b)展示了提出的发射机芯片的面积及其功耗分布。

2022级博士生吴泓志是论文的第一作者，深港微电子学院潘权教授为论文的通讯作者，该论文得到了国家重点研发计划、深圳市科技重大专项以及广东省重点领域研发计划经费的支持。

[1] H. Wu et al.,“A 128-Gb/s PAM-4 Transmitter With Edge-Boosting Pulse Generator and Pre-Emphasis Asymmetric Fractional-Spaced FFE in 28-nm CMOS,” IEEE Journal of Solid‑State Circuits.

论文链接：https://ieeexplore.ieee.org/abstract/document/10967239

56-Gb/s PAM-4低失真VCSEL发射机

此工作基于40-nm CMOS工艺实现了一款用于驱动VCSEL的发射机芯片。芯片基于温度计码架构设计，通过分段式调节输出至VCSEL的电信号的PAM-4子眼的高度、宽度和斜度，补偿VCSEL的增益非线性、带宽非线性和信号沿非对称响应三个非理想特性，实现低失真的56-Gb/s PAM-4光信号输出。测试结果显示，本工作提出的分段非线性补偿方案将56-Gb/s PAM-4输出光信号的平均子眼高度/宽度和电平不匹配比（RLM）分别提高了14%/12%，并将PAM-4眼图的水平倾斜度降低了63%。

https://ieeexplore.ieee.org/abstract/document/10960651

一种用于长距离链路扩展的 112Gb/s 单端 PAM-4 收发器前端

随着全球互联网流量的急剧增长，有线收发器（TRXs）需要更高的每通道数据速率。受无源链路的限制，特别是连接器和封装的带宽限制，传统的差分的PAM-4方案可能无法同时兼顾长距离链路和高密度高速传输。高速单端信令方案应运而生，单端信令可以显著提高I/Os的密度，从而有效地降低芯片封装和通信设备面板的复杂性。然而，实现多通道单端高速信令传输的设计需要克服很多困难：1.高性能单转双（S2D）与双转单（D2S），2.重损补偿，3.低功耗高密度。本文提出了一种基于130nm SiGe BiCMOS的支持PAM-4数据的小面积和低功耗的单端 TRX 前端，传输数据速率可达112 Gb/s。此收发机前端基于新型的负电容构造、不对称电感补偿、群延迟失配校准和电感复用技术，实现了20 dB的高频均衡能力，1.81 pJ/bit的能量效率，以及高性能的D2S-S2D转换，适用于400G以上的长距离多通道高密扩展模块。

论文[3] 单端高速信令架构和单端收发前端的原理框图

论文[3] 频域时域的测试结果

论文链接：https://ieeexplore.ieee.org/document/11029623

具有串扰消除和信号再利用的2×80 Gb/s PAM-4单端接收机前端

随着数据中心的吞吐量持续增长，电气通道速率平均每3.9年翻一倍，预计在2026年将达到200Gb/s/lane的速率需求。因此，每条通道的带宽成为系统的性能瓶颈。考虑到目前的封装和工艺限制，这对通信系统带来了巨大挑战。基于该背景下，在一对差分线中采用高速单端传输可以在相同数据率下将系统带宽减半或者在相同的信道带宽下将吞吐量翻倍，同时能实现100%的高引脚效率。然而，高密单端传输会使I/O更容易受到相邻信道串扰的影响，尤其是背板链路连接器中微带线引入的远端串扰。本文提出了一款基于TAS-TIS架构具有串扰消除和信号再利用的2×80 Gb/s PAM-4单端接收机前端。为了实现更精确的远端串扰消除，在平衡微分器中提出了一种共模增益一致技术。为了保证高频能量提取效率，在TAS-TIS架构中提出了Gm倍增技术来改善有限电源电压下加法器的带宽，增益和群时延响应。此外，采用基于电流镜的高能效CTLE能提供灵活的低/中/高频补偿，最终在一对具有13 dB@20 GHz和28 dB@ 28GHz单端损耗的信道上以0.83 pJ/b的能效下实现了2×80Gb/s PAM-4以及1.19 pJ/b的能效下实现了2×56Gb/s NRZ的数据率。

论文[4] 背板应用场景和单端接收机前端的原理框图（上）时域的测试结果（下）

论文链接：https://ieeexplore.ieee.org/document/11029623

适用于高速互连的混合注入锁定八相时钟发生器芯片

随着数据吞吐需求的不断增长，高速、低功耗的有线收发器成为行业研发重点，而高精度宽带多相信号时钟生成器（MPCG）是实现这一目标的核心电路。近日，本工作提出一种基于混合注入锁定的宽带低噪声多相时钟生成器，显著扩展了工作范围并优化了抖动性能。

传统多相信号注入锁定技术常面临注入精度和锁定范围之间的权衡，尤其受限于延迟锁定环（DLL）的工作范围，导致系统在高频条件下易失锁，限制了多速率收发器的适配性。针对这一瓶颈，该团队提出“混合注入锁定（HIL）”方案，通过引入快速调谐环（FTL）实现自动模式切换，当DLL无法锁定时，电路自动转入两相注入模式，打破了传统设计中工作范围依赖DLL的限制。

此外，该设计还创新性引入自适应失配补偿（AMC）技术，解决电压控制延迟链（VCDL）与振荡器（ROSC）在PVT变化下的频率失配问题，避免因电流不一致导致的相位噪声劣化。AMC通过补偿电流调节，有效提高噪声抑制带宽，其性能领先同类方案。

该电路采兼具能效和小型化优势，为未来多速率、高能效的高速有线互连系统提供了重要技术支撑，尤其适用于AI计算和高性能服务器等高带宽场景。

论文[5] 图1 (b) 芯片测试结果

(a)                                    (b)

论文[5] 图2(a) 芯片照片, (b)芯片功耗分布

图1(a)展示了时钟芯片的电路架构图，图1(b)展示了芯片的测试结果。该时钟芯片能够在0.3-10.1GHz频率范围进行工作，其中8GHz的时钟信号输出抖动仅为33.8fs_RMS，全频带内的相位误差小于0.45°，其功耗仅有14.8mW。图2(a)，(b)展示了提出的时钟芯片的面积及其功耗分布。

2022级博士生吴泓志是论文的第一作者，深港微电子学院潘权教授为论文的通讯作者，该论文得到了国家自然科学基金和深圳市科技重大专项经费的支持。

[5] H. Wu et al.,“A 0.3-to-10.1 GHz 33.8fsRMS-Jitter Hybrid Injection-Locked Eight-Phase Clock Generator with Adaptive Mismatch Cancellation Technique for High-Speed Links in 28nm CMOS,” IEEE Custom Integrated Circuits Conference.

论文链接：https://ieeexplore.ieee.org/abstract/document/10983468

20-56Gb/s无电感光接收机

论文[6] 芯片照片（上）

论文[6] 测试环境（下）

论文[6] 光接收机在56Gb/s速率的误码率

人工智能和机器学习的快速发展不断提升了对数据中心计算能力的需求，基于光信号的互联可以实现将几米至几十米距离的服务器进行连接，实现分布式计算的需求。基于NRZ信号的光互连具有低误码率（BER）、低延迟和高带宽密度等优势而备受青睐。然而，为了进一步提升带宽密度，需要尽可能提升数据传输的速率和减小芯片的面积。因此，本文提出了一种无电感的光接收机，实现了面积的最小化；同时，接收机采用了八分之一速率架构预判式判决反馈均衡器以进一步提升接收机的数据率。该接收机实现了20–56Gb/s的光速率和20-72Gb/s的电速率，在56Gb/s下达到1.9pJ/b的能效，并具有仅0.019mm²的紧凑面积，其数据率与面积在28nm平面工艺下具有显著优势。

南方科技大学的2021级博士生程旭旭以及2022级博士生吴泓志为本论文第一作者，潘权教授为通讯作者。

团队欢迎来自国内外顶尖学校的学生申请博士后/博士生/硕士生等。