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深港微电子学院潘权课题组在超高速有线通信技术领域取得新进展

2021-03-05 科研聚焦 浏览量:956

   近日,南方科技大学深港微电子学院助理教授潘权,作为芯片系统研发核心骨干,成功开发出一款应用于SerDes前端的超高速有线通信收发机芯片。相关成果以“A Scalable Adaptive ADC/DSP-Based 1.25-to-56Gbps/112Gbps High-Speed Transceiver Architecture Using Decision-Directed MMSE CDR in 16nm and 7nm”为题发表在集成电路设计领域顶级会议IEEE International Solid-State Circuit Conference (ISSCC) 2021上。这是南科大首次在IEEE ISSCC上署名发表高水平学术论文,实现零的突破。此项研究工作为潘权教授与美国硅谷创业公司eTopus Technology Inc. 的芯片合作成果之一。

      随着200G/400G以太网通信标准的发布,超高速有线通信的研究正式步入新纪元。通过对目前业界的主流产品分析,多通道+多电平脉冲幅度调制(PAM-X)是各类先进芯片的主要突破口。相比于用单通道处理极高速率下传输的数据,把数据分为多个通道并行处理可以极大的减轻SerDes电路的设计压力;PAM-X则可以在1UI内传输多比特位的数据,尽可能地提升电路的数据传输速率。但是,多通道电路在隔离串扰噪声上有着极高要求;PAM-X编码对通信电路在线性度、信噪比、带宽内响应平整度等方面有着比NRZ编码更为严格的要求。针对上述困难,研究者在论文中提出了复杂数字信号处理(DSP+简洁高效模拟前端电路的设计方案。DSP系统的采用可以大大减少模拟电路部分的复杂度,并且拥有强大的损耗补偿能力、调节适应能力和更高的鲁棒性,简洁高效的模拟电路大大降低了设计难度和电路功耗,两者的结合提高了该设计的灵活性和可扩展性。

      该芯片在接收端(RX)采用模拟前端进行初步补偿,经过初步补偿后的信号进入4TI-ADC进行数据转换,每路TI-ADC包含8SAR-ADC,用于7bit-3bit之间的精度配置转换以满足不同速率下的传输需求;DFEFFE会对经过转换后的数字信号进行进一步的数字均衡,尽可能恢复原始信号;MMSE算法的采用可以自适应调节电路参数以适应不同信道损耗,时钟数据也可以自动适应温度变化,大大增强了电路的鲁棒性。

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图1 整体芯片框架

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图2 芯片接收端框架

      在发射端(TX),FIR、LUT等数字处理单元和T-COIL线圈的结合可以有效拓宽电路带宽,对信号进行预均衡。SST Driver的采用可以最高一次高速输出7bit的信号。该芯片还包含产生全局时钟信号的28GHz PLL,在MMSE的调控下可以让不同通道的电路、同一通道的TX、RX端在不同速率下工作。 

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图3 芯片发射端框架

  该论文成功展示了两款分别在16nm、7nm不同工艺下采用同一设计框架的超高速有线收发机芯片,两款芯片分别包含4个和8个通道,而其他架构完全相同。该芯片能自适应调节参数来应对复杂的插入损耗和温度的变化,图4展示了芯片在1.25G-56G/112G带宽下(单通道)的高速数据传输能力。在多通道的加持下,芯片成功达到了200G/400G以太网通信标准。

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图4 芯片在不同传输速率下的眼图 (a)53.125Gb/s PAM4  (b)106.25Gb/s PAM4

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图5 两款芯片的显微图

  ISSCC是世界学术界和企业界公认的集成电路设计领域最高级别会议,被誉为集成电路设计的“奥林匹克大会”。ISSCC通常是各个时期国际上最尖端固态电路技术最先发表之地,世界上第一个TTL电路、世界上第一个8位微处理器、世界上第一个1Gb的DRAM、世界上第一个GHz微处理器、世界上第一个多核处理器等多项里程碑式的发明均在该会议上首次披露。自1954年以来,该会议已经成功举办68届。

 

      相关论文:

D. Xu et al., "A Scalable Adaptive ADC/DSP-Based 1.25-to-56Gbps/112Gbps High-Speed Transceiver Architecture Using Decision-Directed MMSE CDR in 16nm and 7nm," 2021 IEEE International Solid- State Circuits Conference (ISSCC), San Francisco, CA, USA, pp. 134-136, 2021.


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