深港微电子学院陈凯教授课题组在低温CMOS器件阈值电压建模领域获得重要研究成果

2024-07-10 科研聚焦 浏览量：3286

近日，南方科技大学深港微电子学院陈凯教授课题组在用于量子计算数据测量与控制的低温CMOS器件的阈值电压建模领域取得重要进展，相关成果以论文“Characterizations and Framework Modeling of Bulk MOSFET Threshold Voltage Based on a Physical Charge-Based Model Down to 4 K”[1]被国际顶级学术会议——2024年欧洲固态电子研究会议（European Solid-State Electronics Research Conference, ESSERC 2024）接受。陈凯教授课题组2021级硕士研究生苏浩、2022级硕士研究生谢云枫是论文的共同第一作者，陈凯教授为论文的通讯作者，南方科技大学深港微电子学院为论文的第一单位。该成果得到了深圳市南山区区校共建微电子学院“5G”前沿项目第二、三两期资金的支持。

ESSERC由此前欧洲固态器件会议（ESSDERC）和欧洲固态电路会议（ESSCIRC）这两个部分组成，今年首次将两个会议合并为ESSERC，计划于9月在比利时的布鲁日召开。

当前，几种具有潜力的量子计算机的量子比特（qubit）需要工作在1 K以下的mK低温环境下，以维持量子比特的相干性。相关的测控CMOS电路目前也被置于4 K左右的温度。而在未来，为了提高集成度，并应对未来快速增多的量子比特数目，量子读取和控制的CMOS电路有可能需要与量子比特数据层一起共同放置在mK的温区中。而迄今为止的国际产业标准模型如BSIM3v3/BSIM4，其温度设定为日常CMOS芯片所应用的接近室温环境。因此，在低至4 K乃至mK的低温CMOS（Cryo-CMOS）环境下，器件及电路会有何异于常温的表现，需要被研究并精准地建模。

阈值电压作为几个描述MOSFET的基本参数之一，其超低温的表征及机理在近几年国际上的一些论文中被提及并进行了一定程度的研究，但基于更深层次的（如在低温下的载流子冻结和MOS晶体管界面态效应等物理机理）将阈值电压的超低温表征、器件尺寸微缩和偏置状态所带来的二阶效应相结合进行系统性的研究，在国际上仍然存在缺失。

基于本团队此前已在IEEE JEDS期刊发表的一个新提出的基于电荷的阈值电压超低温物理解析模型[2][3]，研究团队对阈值电压在器件尺寸微缩和偏置状态这两个维度，对短沟道效应、窄沟道效应、漏端引入的势垒降低效应（DIBL）和体效应进行了系统性的超低温建模，建立了一个框架性的阈值电压超低温模型；同时，在40纳米和180纳米的Bulk CMOS工艺节点设计并进行了器件测试矩阵的流片，完成了从300 K到低至4 K超低温的器件电学性能测试。 该阈值电压框架性模型将此前提出的超低温物理模型，与国际产业标准模型BSIM在低温下的修改相结合，将模型适用范围扩展到了不同尺寸的器件在低至4 K的低温下的更复杂偏置状态，并精确地拟合了测试数据，展现了新模型突出的物理意义和可扩展性(scalability)。

图1 由晶圆代工半导体厂家加工及绑线的 40纳米Bulk CMOS工艺MOSFET器件样本，以及测试样品的超低温真空腔。

图2 常温与4 K的超低温阈值电压尺寸微缩效应：(a) 对沟道长度低至120纳米、沟道宽度为1微米的NMOS器件阈值电压-沟道长度微缩测试结果与模型；(b) 对沟道长度为1微米、沟道宽度低至120纳米的PMOS器件阈值电压-沟道宽度微缩测试结果与模型。

图3 低至4 K的超低温阈值电压偏置效应：(a) 对沟道长度为250纳米和180纳米、沟道宽度为1微米的PMOS器件进行的DIBL效应测试结果与模型；(b) 对沟道长宽均为10微米的PMOS器件进行的超低温体效应测试结果与模型。

陈凯教授课题组的主要研究方向为面向量子计算的超低温CMOS器件物理建模与电路研究，研究团队在从室温到低至10 mK的超低温领域针对MOSFET器件的物理建模取得了一系列进展，在IEEE JEDS [3]等知名期刊与学术会议均发表了论文。其中，另一项低至10 mK的超低温MOSFET阈值电压和关键模拟参数的建模工作，也于近期在IJNM期刊发表了论文[4]。课题组内的2021级硕士研究生苏浩获得了2024年南方科技大学校级优秀毕业研究生表彰，之后将会在澳门大学攻读博士学位；2022级硕士研究生谢云枫主持、参与了课题组内多次器件测试电路和数模混合电路流片项目。

参考文献：

[1] Hao Su, Yunfeng Xie et al., “Characterizations and Framework Modeling of Bulk MOSFET Threshold Voltage Based on a Physical Charge-Based Model Down to 4 K,” Accepted by European Solid-State Electronics Research Conference, 2024.

[2] Hao Su et al., "Characterization and Threshold Voltage Modeling of Bulk P- MOSFETs Down to 10 mK for Cryogenic CMOS Design," in the 7th International MOS-AK Workshop, Nanjing, Aug. 2023, pp. 7–9.

[3] Hao Su et al., “A Physical Charge-Based Analytical Threshold Voltage Model for Cryogenic CMOS Design,” IEEE Journal of the Electron Devices Society, pp. 1–1, 2024, doi:10.1109/JEDS.2024.3359664.

[4] Hao Su, Yiyuan Cai et al., “Investigation of Long Channel Bulk MOSFETs Threshold Voltage Model Down to 10 mK and Key Analog Parameters at 4 K,” International Journal of Numerical Modelling: Electronic Networks, Devices and Fields, 2024, doi:10.1002/jnm.3258.